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  • 什么是RTL级描述？ - 知乎
    RTL ，Register Transfer Level，直译为 寄存器转换级 ，顾名思义，也就是在这个级别下，要描述各级寄存器（ 时序逻辑 中的寄存器），以及寄存器之间的信号的是如何转换的（时序逻辑中的组合逻辑）。 通俗来讲，RTL代码不是在“写代码”，是在画电路结构。
  • 如何看 RTL 代码？ - 知乎
    1 看spec文档：功能层面是抽象级很高的level，对于功能的把握决定了对模块的整体认识，而直接看rtl属于抽象级很低的level，是很难直接看明白的。 2 看interface：任何模块在芯片中都不是独立存在的，它跟soc是怎么交互的？
  • rtl 代码和 verilog 的区别有什么？ - 知乎
    你用Verilog写了一个红绿灯的控制模块，那么这个模块就是红绿灯控制的RTL。 RTL是只在寄存器级描述一个电路，但是具体怎么描述你可以选择一种描述方法，也就是硬件描述语言（HDL)，Verilog就是硬件描述语言的一种。
  • 什么是“门级网表”（Gate-level netlist）文件？ - 知乎
    RTL 即register level，是接近高级语言的一种较为抽象的描述，这样可以提高电路设计的工作效率。 而芯片在tapeout时需将电路结构映射到硅片上，众所周知，硅片里就是各种门结构（gate-level）的位置信息和连接信息。
  • Steam上有哪些优秀的即时战略（RTS）游戏？ - 知乎
    买了steam上的《红色警戒3》两部，《命令与征服3》两部，《命令与征服:重制版》，可惜《命令与征服4》下…
  • 做流片ASIC和做FPGA的RTL 设计之间有什么不同吗？ - 知乎
    仅仅从RTL设计上来说： （1）ASIC更趋于保守，对逻辑的任何改动都要三思，并且要做备选的选择，以防改错。RTL的任何修改几乎都是增量修改，即便以前的逻辑错了，也不会删掉，而是多做一个分支。 （2）ASIC对coding style的要求更高。
  • Vivado、Debussy中根据代码生成模块级以及RTL级的框图和连接关系是如何实现的？ - 知乎
    Vivado、Debussy中根据代码生成模块级以及RTL级的框图和连接关系是如何实现的？ 一直对于EDA工具里面根据Verilog代码生成RTL图的方式感到很好奇，尤其是Debussy直接根据Verilog代码原理图视角看得非常舒心 [图片…
  • Verilog中RTL视图怎么看? - 知乎
    本人小白，最近在学Verilog，但是对应的RTL视图看不懂。希望大家能给点提示 [图片] 第一个问题，quartus里面这些连线上的小方块什么意思？




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